Add a SPI driver for the Rockchip RK3288, using driver model. It should work for other Rockchip SoCs also. Signed-off-by: Simon Glass <sjg@chromium.org>master
parent
3437469985
commit
1b2fd5bf4e
@ -0,0 +1,374 @@ |
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/*
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* spi driver for rockchip |
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* (C) Copyright 2015 Google, Inc |
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* (C) Copyright 2008-2013 Rockchip Electronics |
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* Peter, Software Engineering, <superpeter.cai@gmail.com>. |
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* |
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* SPDX-License-Identifier: GPL-2.0+ |
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*/ |
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#include <common.h> |
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#include <clk.h> |
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#include <dm.h> |
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#include <errno.h> |
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#include <spi.h> |
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#include <asm/errno.h> |
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#include <asm/io.h> |
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#include <asm/arch/clock.h> |
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#include <asm/arch/periph.h> |
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#include <dm/pinctrl.h> |
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#include "rk_spi.h" |
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DECLARE_GLOBAL_DATA_PTR; |
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/* Change to 1 to output registers at the start of each transaction */ |
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#define DEBUG_RK_SPI 0 |
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struct rockchip_spi_platdata { |
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enum periph_id periph_id; |
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struct udevice *pinctrl; |
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s32 frequency; /* Default clock frequency, -1 for none */ |
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fdt_addr_t base; |
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uint deactivate_delay_us; /* Delay to wait after deactivate */ |
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}; |
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struct rockchip_spi_priv { |
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struct rockchip_spi *regs; |
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struct udevice *clk_gpll; |
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unsigned int max_freq; |
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unsigned int mode; |
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enum periph_id periph_id; /* Peripheral ID for this device */ |
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ulong last_transaction_us; /* Time of last transaction end */ |
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u8 bits_per_word; /* max 16 bits per word */ |
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u8 n_bytes; |
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unsigned int speed_hz; |
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unsigned int tmode; |
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uint input_rate; |
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}; |
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#define SPI_FIFO_DEPTH 32 |
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static void rkspi_dump_regs(struct rockchip_spi *regs) |
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{ |
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debug("ctrl0: \t\t0x%08x\n", readl(®s->ctrlr0)); |
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|
debug("ctrl1: \t\t0x%08x\n", readl(®s->ctrlr1)); |
||||||
|
debug("ssienr: \t\t0x%08x\n", readl(®s->enr)); |
||||||
|
debug("ser: \t\t0x%08x\n", readl(®s->ser)); |
||||||
|
debug("baudr: \t\t0x%08x\n", readl(®s->baudr)); |
||||||
|
debug("txftlr: \t\t0x%08x\n", readl(®s->txftlr)); |
||||||
|
debug("rxftlr: \t\t0x%08x\n", readl(®s->rxftlr)); |
||||||
|
debug("txflr: \t\t0x%08x\n", readl(®s->txflr)); |
||||||
|
debug("rxflr: \t\t0x%08x\n", readl(®s->rxflr)); |
||||||
|
debug("sr: \t\t0x%08x\n", readl(®s->sr)); |
||||||
|
debug("imr: \t\t0x%08x\n", readl(®s->imr)); |
||||||
|
debug("isr: \t\t0x%08x\n", readl(®s->isr)); |
||||||
|
debug("dmacr: \t\t0x%08x\n", readl(®s->dmacr)); |
||||||
|
debug("dmatdlr: \t0x%08x\n", readl(®s->dmatdlr)); |
||||||
|
debug("dmardlr: \t0x%08x\n", readl(®s->dmardlr)); |
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} |
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static void rkspi_enable_chip(struct rockchip_spi *regs, bool enable) |
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{ |
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writel(enable ? 1 : 0, ®s->enr); |
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|
} |
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static void rkspi_set_clk(struct rockchip_spi_priv *priv, uint speed) |
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|
{ |
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|
uint clk_div; |
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|
clk_div = clk_get_divisor(priv->input_rate, speed); |
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debug("spi speed %u, div %u\n", speed, clk_div); |
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|
|
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|
writel(clk_div, &priv->regs->baudr); |
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|
} |
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static int rkspi_wait_till_not_busy(struct rockchip_spi *regs) |
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{ |
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unsigned long start; |
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|
start = get_timer(0); |
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while (readl(®s->sr) & SR_BUSY) { |
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|
if (get_timer(start) > ROCKCHIP_SPI_TIMEOUT_MS) { |
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|
debug("RK SPI: Status keeps busy for 1000us after a read/write!\n"); |
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|
return -ETIMEDOUT; |
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} |
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} |
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|
return 0; |
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} |
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static void spi_cs_activate(struct rockchip_spi *regs, uint cs) |
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{ |
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debug("activate cs%u\n", cs); |
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|
writel(1 << cs, ®s->ser); |
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} |
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static void spi_cs_deactivate(struct rockchip_spi *regs, uint cs) |
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|
{ |
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|
debug("deactivate cs%u\n", cs); |
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|
writel(0, ®s->ser); |
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} |
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|
static int rockchip_spi_ofdata_to_platdata(struct udevice *bus) |
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{ |
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struct rockchip_spi_platdata *plat = bus->platdata; |
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|
const void *blob = gd->fdt_blob; |
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|
int node = bus->of_offset; |
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|
int ret; |
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|
plat->base = dev_get_addr(bus); |
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|
ret = uclass_get_device(UCLASS_PINCTRL, 0, &plat->pinctrl); |
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|
if (ret) |
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|
return ret; |
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|
ret = pinctrl_get_periph_id(plat->pinctrl, bus); |
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|
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||||||
|
if (ret < 0) { |
||||||
|
debug("%s: Could not get peripheral ID for %s: %d\n", __func__, |
||||||
|
bus->name, ret); |
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|
return -FDT_ERR_NOTFOUND; |
||||||
|
} |
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|
plat->periph_id = ret; |
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||||||
|
plat->frequency = fdtdec_get_int(blob, node, "spi-max-frequency", |
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|
50000000); |
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|
plat->deactivate_delay_us = fdtdec_get_int(blob, node, |
||||||
|
"spi-deactivate-delay", 0); |
||||||
|
debug("%s: base=%x, periph_id=%d, max-frequency=%d, deactivate_delay=%d\n", |
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|
__func__, plat->base, plat->periph_id, plat->frequency, |
||||||
|
plat->deactivate_delay_us); |
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return 0; |
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|
} |
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|
static int rockchip_spi_probe(struct udevice *bus) |
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{ |
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|
struct rockchip_spi_platdata *plat = dev_get_platdata(bus); |
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|
struct rockchip_spi_priv *priv = dev_get_priv(bus); |
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|
int ret; |
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|
debug("%s: probe\n", __func__); |
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|
priv->regs = (struct rockchip_spi *)plat->base; |
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|
priv->last_transaction_us = timer_get_us(); |
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|
priv->max_freq = plat->frequency; |
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|
priv->periph_id = plat->periph_id; |
||||||
|
ret = uclass_get_device(UCLASS_CLK, CLK_GENERAL, &priv->clk_gpll); |
||||||
|
if (ret) { |
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|
debug("%s: Failed to find CLK_GENERAL: %d\n", __func__, ret); |
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|
return ret; |
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|
} |
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/*
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* Use 99 MHz as our clock since it divides nicely into 594 MHz which |
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|
* is the assumed speed for CLK_GENERAL. |
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|
*/ |
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ret = clk_set_periph_rate(priv->clk_gpll, plat->periph_id, 99000000); |
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|
if (ret < 0) { |
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|
debug("%s: Failed to set clock: %d\n", __func__, ret); |
||||||
|
return ret; |
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|
} |
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|
priv->input_rate = ret; |
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|
debug("%s: rate = %u\n", __func__, priv->input_rate); |
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|
priv->bits_per_word = 8; |
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|
priv->tmode = TMOD_TR; /* Tx & Rx */ |
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|
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|
return 0; |
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|
} |
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|
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|
static int rockchip_spi_claim_bus(struct udevice *dev) |
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|
{ |
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|
struct udevice *bus = dev->parent; |
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|
struct rockchip_spi_platdata *plat = dev_get_platdata(bus); |
||||||
|
struct rockchip_spi_priv *priv = dev_get_priv(bus); |
||||||
|
struct rockchip_spi *regs = priv->regs; |
||||||
|
struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev); |
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|
u8 spi_dfs, spi_tf; |
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|
uint ctrlr0; |
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|
int ret; |
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|
/* Disable the SPI hardware */ |
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|
rkspi_enable_chip(regs, 0); |
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|
|
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|
switch (priv->bits_per_word) { |
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|
case 8: |
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|
priv->n_bytes = 1; |
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|
spi_dfs = DFS_8BIT; |
||||||
|
spi_tf = HALF_WORD_OFF; |
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|
break; |
||||||
|
case 16: |
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|
priv->n_bytes = 2; |
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|
spi_dfs = DFS_16BIT; |
||||||
|
spi_tf = HALF_WORD_ON; |
||||||
|
break; |
||||||
|
default: |
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|
debug("%s: unsupported bits: %dbits\n", __func__, |
||||||
|
priv->bits_per_word); |
||||||
|
return -EPROTONOSUPPORT; |
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|
} |
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|
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|
rkspi_set_clk(priv, priv->speed_hz); |
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|
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|
/* Operation Mode */ |
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|
ctrlr0 = OMOD_MASTER << OMOD_SHIFT; |
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|
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|
/* Data Frame Size */ |
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|
ctrlr0 |= spi_dfs & DFS_MASK << DFS_SHIFT; |
||||||
|
|
||||||
|
/* set SPI mode 0..3 */ |
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|
if (priv->mode & SPI_CPOL) |
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|
ctrlr0 |= SCOL_HIGH << SCOL_SHIFT; |
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|
if (priv->mode & SPI_CPHA) |
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|
ctrlr0 |= SCPH_TOGSTA << SCPH_SHIFT; |
||||||
|
|
||||||
|
/* Chip Select Mode */ |
||||||
|
ctrlr0 |= CSM_KEEP << CSM_SHIFT; |
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|
|
||||||
|
/* SSN to Sclk_out delay */ |
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|
ctrlr0 |= SSN_DELAY_ONE << SSN_DELAY_SHIFT; |
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|
|
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|
/* Serial Endian Mode */ |
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|
ctrlr0 |= SEM_LITTLE << SEM_SHIFT; |
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|
|
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|
/* First Bit Mode */ |
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|
ctrlr0 |= FBM_MSB << FBM_SHIFT; |
||||||
|
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|
/* Byte and Halfword Transform */ |
||||||
|
ctrlr0 |= (spi_tf & HALF_WORD_MASK) << HALF_WORD_TX_SHIFT; |
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|
|
||||||
|
/* Rxd Sample Delay */ |
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|
ctrlr0 |= 0 << RXDSD_SHIFT; |
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|
/* Frame Format */ |
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|
ctrlr0 |= FRF_SPI << FRF_SHIFT; |
||||||
|
|
||||||
|
/* Tx and Rx mode */ |
||||||
|
ctrlr0 |= (priv->tmode & TMOD_MASK) << TMOD_SHIFT; |
||||||
|
|
||||||
|
writel(ctrlr0, ®s->ctrlr0); |
||||||
|
|
||||||
|
ret = pinctrl_request(plat->pinctrl, priv->periph_id, slave_plat->cs); |
||||||
|
if (ret) { |
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|
debug("%s: Cannot request pinctrl: %d\n", __func__, ret); |
||||||
|
return ret; |
||||||
|
} |
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|
|
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|
return 0; |
||||||
|
} |
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|
|
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|
static int rockchip_spi_release_bus(struct udevice *dev) |
||||||
|
{ |
||||||
|
return 0; |
||||||
|
} |
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|
|
||||||
|
static int rockchip_spi_xfer(struct udevice *dev, unsigned int bitlen, |
||||||
|
const void *dout, void *din, unsigned long flags) |
||||||
|
{ |
||||||
|
struct udevice *bus = dev->parent; |
||||||
|
struct rockchip_spi_priv *priv = dev_get_priv(bus); |
||||||
|
struct rockchip_spi *regs = priv->regs; |
||||||
|
struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev); |
||||||
|
int len = bitlen >> 3; |
||||||
|
const u8 *out = dout; |
||||||
|
u8 *in = din; |
||||||
|
int toread, towrite; |
||||||
|
int ret; |
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|
|
||||||
|
debug("%s: dout=%p, din=%p, len=%x, flags=%lx\n", __func__, dout, din, |
||||||
|
len, flags); |
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|
if (DEBUG_RK_SPI) |
||||||
|
rkspi_dump_regs(regs); |
||||||
|
|
||||||
|
/* Assert CS before transfer */ |
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|
if (flags & SPI_XFER_BEGIN) |
||||||
|
spi_cs_activate(regs, slave_plat->cs); |
||||||
|
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||||||
|
while (len > 0) { |
||||||
|
int todo = min(len, 0xffff); |
||||||
|
|
||||||
|
rkspi_enable_chip(regs, true); |
||||||
|
writel(todo - 1, ®s->ctrlr1); |
||||||
|
rkspi_enable_chip(regs, true); |
||||||
|
|
||||||
|
toread = todo; |
||||||
|
towrite = todo; |
||||||
|
while (toread || towrite) { |
||||||
|
u32 status = readl(®s->sr); |
||||||
|
|
||||||
|
if (towrite && !(status & SR_TF_FULL)) { |
||||||
|
writel(out ? *out++ : 0, regs->txdr); |
||||||
|
towrite--; |
||||||
|
} |
||||||
|
if (toread && !(status & SR_RF_EMPT)) { |
||||||
|
u32 byte = readl(regs->rxdr); |
||||||
|
|
||||||
|
if (in) |
||||||
|
*in++ = byte; |
||||||
|
toread--; |
||||||
|
} |
||||||
|
} |
||||||
|
ret = rkspi_wait_till_not_busy(regs); |
||||||
|
if (ret) |
||||||
|
break; |
||||||
|
len -= todo; |
||||||
|
} |
||||||
|
|
||||||
|
/* Deassert CS after transfer */ |
||||||
|
if (flags & SPI_XFER_END) |
||||||
|
spi_cs_deactivate(regs, slave_plat->cs); |
||||||
|
|
||||||
|
rkspi_enable_chip(regs, false); |
||||||
|
|
||||||
|
return ret; |
||||||
|
} |
||||||
|
|
||||||
|
static int rockchip_spi_set_speed(struct udevice *bus, uint speed) |
||||||
|
{ |
||||||
|
struct rockchip_spi_priv *priv = dev_get_priv(bus); |
||||||
|
|
||||||
|
if (speed > ROCKCHIP_SPI_MAX_RATE) |
||||||
|
return -EINVAL; |
||||||
|
if (speed > priv->max_freq) |
||||||
|
speed = priv->max_freq; |
||||||
|
priv->speed_hz = speed; |
||||||
|
|
||||||
|
return 0; |
||||||
|
} |
||||||
|
|
||||||
|
static int rockchip_spi_set_mode(struct udevice *bus, uint mode) |
||||||
|
{ |
||||||
|
struct rockchip_spi_priv *priv = dev_get_priv(bus); |
||||||
|
|
||||||
|
priv->mode = mode; |
||||||
|
|
||||||
|
return 0; |
||||||
|
} |
||||||
|
|
||||||
|
static const struct dm_spi_ops rockchip_spi_ops = { |
||||||
|
.claim_bus = rockchip_spi_claim_bus, |
||||||
|
.release_bus = rockchip_spi_release_bus, |
||||||
|
.xfer = rockchip_spi_xfer, |
||||||
|
.set_speed = rockchip_spi_set_speed, |
||||||
|
.set_mode = rockchip_spi_set_mode, |
||||||
|
/*
|
||||||
|
* cs_info is not needed, since we require all chip selects to be |
||||||
|
* in the device tree explicitly |
||||||
|
*/ |
||||||
|
}; |
||||||
|
|
||||||
|
static const struct udevice_id rockchip_spi_ids[] = { |
||||||
|
{ .compatible = "rockchip,rk3288-spi" }, |
||||||
|
{ } |
||||||
|
}; |
||||||
|
|
||||||
|
U_BOOT_DRIVER(rockchip_spi) = { |
||||||
|
.name = "rockchip_spi", |
||||||
|
.id = UCLASS_SPI, |
||||||
|
.of_match = rockchip_spi_ids, |
||||||
|
.ops = &rockchip_spi_ops, |
||||||
|
.ofdata_to_platdata = rockchip_spi_ofdata_to_platdata, |
||||||
|
.platdata_auto_alloc_size = sizeof(struct rockchip_spi_platdata), |
||||||
|
.priv_auto_alloc_size = sizeof(struct rockchip_spi_priv), |
||||||
|
.probe = rockchip_spi_probe, |
||||||
|
}; |
@ -0,0 +1,124 @@ |
|||||||
|
/*
|
||||||
|
* SPI driver for rockchip |
||||||
|
* |
||||||
|
* (C) Copyright 2015 Google, Inc |
||||||
|
* |
||||||
|
* (C) Copyright 2008-2013 Rockchip Electronics |
||||||
|
* Peter, Software Engineering, <superpeter.cai@gmail.com>. |
||||||
|
* |
||||||
|
* SPDX-License-Identifier: GPL-2.0+ |
||||||
|
*/ |
||||||
|
|
||||||
|
#ifndef __RK_SPI_H |
||||||
|
#define __RK_SPI_H |
||||||
|
|
||||||
|
struct rockchip_spi { |
||||||
|
u32 ctrlr0; |
||||||
|
u32 ctrlr1; |
||||||
|
u32 enr; |
||||||
|
u32 ser; |
||||||
|
u32 baudr; |
||||||
|
u32 txftlr; |
||||||
|
u32 rxftlr; |
||||||
|
u32 txflr; |
||||||
|
u32 rxflr; |
||||||
|
u32 sr; |
||||||
|
u32 ipr; |
||||||
|
u32 imr; |
||||||
|
u32 isr; |
||||||
|
u32 risr; |
||||||
|
u32 icr; |
||||||
|
u32 dmacr; |
||||||
|
u32 dmatdlr; |
||||||
|
u32 dmardlr; /* 0x44 */ |
||||||
|
u32 reserved[0xef]; |
||||||
|
u32 txdr[0x100]; /* 0x400 */ |
||||||
|
u32 rxdr[0x100]; /* 0x800 */ |
||||||
|
}; |
||||||
|
|
||||||
|
/* CTRLR0 */ |
||||||
|
enum { |
||||||
|
DFS_SHIFT = 0, /* Data Frame Size */ |
||||||
|
DFS_MASK = 3, |
||||||
|
DFS_4BIT = 0, |
||||||
|
DFS_8BIT, |
||||||
|
DFS_16BIT, |
||||||
|
DFS_RESV, |
||||||
|
|
||||||
|
CFS_SHIFT = 2, /* Control Frame Size */ |
||||||
|
CFS_MASK = 0xf, |
||||||
|
|
||||||
|
SCPH_SHIFT = 6, /* Serial Clock Phase */ |
||||||
|
SCPH_MASK = 1, |
||||||
|
SCPH_TOGMID = 0, /* SCLK toggles in middle of first data bit */ |
||||||
|
SCPH_TOGSTA, /* SCLK toggles at start of first data bit */ |
||||||
|
|
||||||
|
SCOL_SHIFT = 7, /* Serial Clock Polarity */ |
||||||
|
SCOL_MASK = 1, |
||||||
|
SCOL_LOW = 0, /* Inactive state of serial clock is low */ |
||||||
|
SCOL_HIGH, /* Inactive state of serial clock is high */ |
||||||
|
|
||||||
|
CSM_SHIFT = 8, /* Chip Select Mode */ |
||||||
|
CSM_MASK = 0x3, |
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|
CSM_KEEP = 0, /* ss_n stays low after each frame */ |
||||||
|
CSM_HALF, /* ss_n high for half sclk_out cycles */ |
||||||
|
CSM_ONE, /* ss_n high for one sclk_out cycle */ |
||||||
|
CSM_RESV, |
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|
SSN_DELAY_SHIFT = 10, /* SSN to Sclk_out delay */ |
||||||
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SSN_DELAY_MASK = 1, |
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SSN_DELAY_HALF = 0, /* 1/2 sclk_out cycle */ |
||||||
|
SSN_DELAY_ONE = 1, /* 1 sclk_out cycle */ |
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SEM_SHIFT = 11, /* Serial Endian Mode */ |
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|
SEM_MASK = 1, |
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SEM_LITTLE = 0, /* little endian */ |
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|
SEM_BIG, /* big endian */ |
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FBM_SHIFT = 12, /* First Bit Mode */ |
||||||
|
FBM_MASK = 1, |
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|
FBM_MSB = 0, /* first bit is MSB */ |
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|
FBM_LSB, /* first bit in LSB */ |
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HALF_WORD_TX_SHIFT = 13, /* Byte and Halfword Transform */ |
||||||
|
HALF_WORD_MASK = 1, |
||||||
|
HALF_WORD_ON = 0, /* apb 16bit write/read, spi 8bit write/read */ |
||||||
|
HALF_WORD_OFF, /* apb 8bit write/read, spi 8bit write/read */ |
||||||
|
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RXDSD_SHIFT = 14, /* Rxd Sample Delay, in cycles */ |
||||||
|
RXDSD_MASK = 3, |
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|
FRF_SHIFT = 16, /* Frame Format */ |
||||||
|
FRF_MASK = 3, |
||||||
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FRF_SPI = 0, /* Motorola SPI */ |
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|
FRF_SSP, /* Texas Instruments SSP*/ |
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|
FRF_MICROWIRE, /* National Semiconductors Microwire */ |
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|
FRF_RESV, |
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|
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TMOD_SHIFT = 18, /* Transfer Mode */ |
||||||
|
TMOD_MASK = 3, |
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|
TMOD_TR = 0, /* xmit & recv */ |
||||||
|
TMOD_TO, /* xmit only */ |
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|
TMOD_RO, /* recv only */ |
||||||
|
TMOD_RESV, |
||||||
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|
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|
OMOD_SHIFT = 20, /* Operation Mode */ |
||||||
|
OMOD_MASK = 1, |
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|
OMOD_MASTER = 0, /* Master Mode */ |
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|
OMOD_SLAVE, /* Slave Mode */ |
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|
}; |
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/* SR */ |
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enum { |
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SR_MASK = 0x7f, |
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SR_BUSY = 1 << 0, |
||||||
|
SR_TF_FULL = 1 << 1, |
||||||
|
SR_TF_EMPT = 1 << 2, |
||||||
|
SR_RF_EMPT = 1 << 3, |
||||||
|
SR_RF_FULL = 1 << 4, |
||||||
|
}; |
||||||
|
|
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|
#define ROCKCHIP_SPI_TIMEOUT_MS 1000 |
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|
#define ROCKCHIP_SPI_MAX_RATE 48000000 |
||||||
|
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||||||
|
#endif /* __RK_SPI_H */ |
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