Whitebox
/
u-boot
1
0
Fork 0
Code Issues Pull Requests Releases Wiki Activity

sh: lowlevel_init coding style cleanup

Browse Source 
Signed-off-by: Jean-Christophe PLAGNIOL-VILLARD <plagnioj@jcrosoft.com>
Signed-off-by: Nobuhiro Iwamatsu <iwamatsu@nigauri.org>
master
Jean-Christophe PLAGNIOL-VILLARD 16 years ago committed by Nobuhiro Iwamatsu
parent 85cb052ee4
commit e443077962
10 changed files with 640 additions and 634 deletions
Show all changes Ignore whitespace when comparing lines Ignore changes in amount of whitespace Ignore changes in whitespace at EOL
Show Stats Download Patch File Download Diff File
  1. 36
      board/mpr2/lowlevel_init.S
  2. 96
      board/ms7750se/lowlevel_init.S
  3. 48
      board/renesas/ap325rxa/lowlevel_init.S
  4. 126
      board/renesas/r2dplus/lowlevel_init.S
  5. 276
      board/renesas/r7780mp/lowlevel_init.S
  6. 158
      board/renesas/rsk7203/lowlevel_init.S
  7. 134
      board/renesas/sh7763rdp/lowlevel_init.S

36
board/mpr2/lowlevel_init.S
Unescape View File

@ -33,17 +33,17 @@ lowlevel_init:
/*
* Set frequency multipliers and dividers in FRQCR.
*/
mov.l WTCSR_A,r1
mov.l WTCSR_D,r0
mov.w r0,@r1
mov.l WTCSR_A, r1
mov.l WTCSR_D, r0
mov.w r0, @r1
mov.l WTCNT_A,r1
mov.l WTCNT_D,r0
mov.w r0,@r1
mov.l WTCNT_A, r1
mov.l WTCNT_D, r0
mov.w r0, @r1
mov.l FRQCR_A,r1
mov.l FRQCR_D,r0
mov.w r0,@r1
mov.l FRQCR_A, r1
mov.l FRQCR_D, r0
mov.w r0, @r1
/*
* Setup CS0 (Flash).
@ -112,21 +112,27 @@ WTCSR_D: .long 0xA507 /* divide by 4096 */
/*
* Spansion S29GL256N11 @ 48 MHz
*/
CS0BCR_D: .long 0x12490400 /* 1 idle cycle inserted, normal space, 16 bit */
CS0WCR_D: .long 0x00000340 /* tSW=0.5ck, 6 wait cycles, NO external wait, tHW=0.5ck */
/* 1 idle cycle inserted, normal space, 16 bit */
CS0BCR_D: .long 0x12490400
/* tSW=0.5ck, 6 wait cycles, NO external wait, tHW=0.5ck */
CS0WCR_D: .long 0x00000340
/*
* Samsung K4S511632B-UL75 @ 48 MHz
* Micron MT48LC32M16A2-75 @ 48 MHz
*/
CS3BCR_D: .long 0x10004400 /* CS3BCR = 0x10004400, minimum idle cycles, SDRAM, 16 bit */
CS3WCR_D: .long 0x00000091 /* tRP=1ck, tRCD=1ck, CL=2, tRWL=2ck, tRC=4ck */
SDCR_D1: .long 0x00000012 /* no refresh, 13 rows, 10 cols, NO bank active mode */
/* CS3BCR = 0x10004400, minimum idle cycles, SDRAM, 16 bit */
CS3BCR_D: .long 0x10004400
/* tRP=1ck, tRCD=1ck, CL=2, tRWL=2ck, tRC=4ck */
CS3WCR_D: .long 0x00000091
/* no refresh, 13 rows, 10 cols, NO bank active mode */
SDCR_D1: .long 0x00000012
SDCR_D2: .long 0x00000812 /* refresh */
RTCSR_D: .long 0xA55A0008 /* 1/4, once */
RTCNT_D: .long 0xA55A005D /* count 93 */
RTCOR_D: .long 0xa55a005d /* count 93 */
SDMR3_D: .long 0x440 /* mode register CL2, burst read and SINGLE WRITE */
/* mode register CL2, burst read and SINGLE WRITE */
SDMR3_D: .long 0x440
/*
* Registers

96
board/ms7750se/lowlevel_init.S
Unescape View File

@ -44,7 +44,7 @@
A2: 1-3 A1: 1-3 A0: 0-1 */
#define RTCOR_D_VALUE 0xA50D /* Write code A5, data 0D (~15us?) */
#define SDMR3_ADDRESS 0xFF940088 /* SDMR3 address on 32-bit bus */
#define MCR_D1_VALUE 0x100901B4 /* SDRAM 32-bit, CAS/RAS Refresh, ... */
#define MCR_D1_VALUE 0x100901B4 /* SDRAM 32-bit, CAS/RAS Refresh, .. */
#define MCR_D2_VALUE 0x500901B4 /* Same w/MRSET now 1 (mode reg cmd) */
#else /* CONFIG_CPU_SH7751 */
#define BCR2_D_VALUE 0x2E3C /* Area 1-6 width: 32/32/64/16/32/16 */
@ -55,7 +55,7 @@
A2: 1-3 A1: 1-3 A0: 0-1 */
#define RTCOR_D_VALUE 0xA510 /* Write code A5, data 10 (~15us?) */
#define SDMR3_ADDRESS 0xFF940110 /* SDMR3 address on 64-bit bus */
#define MCR_D1_VALUE 0x8801001C /* SDRAM 64-bit, CAS/RAS Refresh, ... */
#define MCR_D1_VALUE 0x8801001C /* SDRAM 64-bit, CAS/RAS Refresh, .. */
#define MCR_D2_VALUE 0xC801001C /* Same w/MRSET now 1 (mode reg cmd) */
#endif /* CONFIG_CPU_SH7751 */
@ -70,71 +70,71 @@ lowlevel_init:
mov.l r0, @r1
init_bsc:
mov.l FRQCR_A,r1 /* FRQCR Address */
mov.l FRQCR_D,r0 /* FRQCR Data */
mov.w r0,@r1
mov.l FRQCR_A, r1 /* FRQCR Address */
mov.l FRQCR_D, r0 /* FRQCR Data */
mov.w r0, @r1
mov.l BCR1_A,r1 /* BCR1 Address */
mov.l BCR1_D,r0 /* BCR1 Data */
mov.l r0,@r1
mov.l BCR1_A, r1 /* BCR1 Address */
mov.l BCR1_D, r0 /* BCR1 Data */
mov.l r0, @r1
mov.l BCR2_A,r1 /* BCR2 Address */
mov.l BCR2_D,r0 /* BCR2 Data */
mov.w r0,@r1
mov.l BCR2_A, r1 /* BCR2 Address */
mov.l BCR2_D, r0 /* BCR2 Data */
mov.w r0, @r1
mov.l WCR1_A,r1 /* WCR1 Address */
mov.l WCR1_D,r0 /* WCR1 Data */
mov.l r0,@r1
mov.l WCR1_A, r1 /* WCR1 Address */
mov.l WCR1_D, r0 /* WCR1 Data */
mov.l r0, @r1
mov.l WCR2_A,r1 /* WCR2 Address */
mov.l WCR2_D,r0 /* WCR2 Data */
mov.l r0,@r1
mov.l WCR2_A, r1 /* WCR2 Address */
mov.l WCR2_D, r0 /* WCR2 Data */
mov.l r0, @r1
mov.l WCR3_A,r1 /* WCR3 Address */
mov.l WCR3_D,r0 /* WCR3 Data */
mov.l r0,@r1
mov.l WCR3_A, r1 /* WCR3 Address */
mov.l WCR3_D, r0 /* WCR3 Data */
mov.l r0, @r1
mov.l MCR_A,r1 /* MCR Address */
mov.l MCR_D1,r0 /* MCR Data1 */
mov.l r0,@r1
mov.l MCR_A, r1 /* MCR Address */
mov.l MCR_D1, r0 /* MCR Data1 */
mov.l r0, @r1
mov.l SDMR3_A,r1 /* Set SDRAM mode */
mov #0,r0
mov.b r0,@r1
mov.l SDMR3_A, r1 /* Set SDRAM mode */
mov #0, r0
mov.b r0, @r1
! Do you need PCMCIA setting?
! If so, please add the lines here...
mov.l RTCNT_A,r1 /* RTCNT Address */
mov.l RTCNT_D,r0 /* RTCNT Data */
mov.w r0,@r1
mov.l RTCNT_A, r1 /* RTCNT Address */
mov.l RTCNT_D, r0 /* RTCNT Data */
mov.w r0, @r1
mov.l RTCOR_A,r1 /* RTCOR Address */
mov.l RTCOR_D,r0 /* RTCOR Data */
mov.w r0,@r1
mov.l RTCOR_A, r1 /* RTCOR Address */
mov.l RTCOR_D, r0 /* RTCOR Data */
mov.w r0, @r1
mov.l RTCSR_A,r1 /* RTCSR Address */
mov.l RTCSR_D,r0 /* RTCSR Data */
mov.w r0,@r1
mov.l RTCSR_A, r1 /* RTCSR Address */
mov.l RTCSR_D, r0 /* RTCSR Data */
mov.w r0, @r1
mov.l RFCR_A,r1 /* RFCR Address */
mov.l RFCR_D,r0 /* RFCR Data */
mov.w r0,@r1 /* Clear reflesh counter */
mov.l RFCR_A, r1 /* RFCR Address */
mov.l RFCR_D, r0 /* RFCR Data */
mov.w r0, @r1 /* Clear reflesh counter */
/* Wait DRAM refresh 30 times */
mov #30,r3
mov #30, r3
1:
mov.w @r1,r0
extu.w r0,r2
cmp/hi r3,r2
mov.w @r1, r0
extu.w r0, r2
cmp/hi r3, r2
bf 1b
mov.l MCR_A,r1 /* MCR Address */
mov.l MCR_D2,r0 /* MCR Data2 */
mov.l r0,@r1
mov.l MCR_A, r1 /* MCR Address */
mov.l MCR_D2, r0 /* MCR Data2 */
mov.l r0, @r1
mov.l SDMR3_A,r1 /* Set SDRAM mode */
mov #0,r0
mov.b r0,@r1
mov.l SDMR3_A, r1 /* Set SDRAM mode */
mov #0, r0
mov.b r0, @r1
rts
nop

48
board/renesas/ap325rxa/lowlevel_init.S
Unescape View File

@ -66,52 +66,52 @@ lowlevel_init:
mov.l CMNCR_D, r0
mov.l r0, @r1
mov.l CS0BCR_A ,r1
mov.l CS0BCR_D ,r0
mov.l CS0BCR_A, r1
mov.l CS0BCR_D, r0
mov.l r0, @r1
mov.l CS4BCR_A ,r1
mov.l CS4BCR_D ,r0
mov.l CS4BCR_A, r1
mov.l CS4BCR_D, r0
mov.l r0, @r1
mov.l CS5ABCR_A ,r1
mov.l CS5ABCR_D ,r0
mov.l CS5ABCR_A, r1
mov.l CS5ABCR_D, r0
mov.l r0, @r1
mov.l CS5BBCR_A ,r1
mov.l CS5BBCR_D ,r0
mov.l CS5BBCR_A, r1
mov.l CS5BBCR_D, r0
mov.l r0, @r1
mov.l CS6ABCR_A ,r1
mov.l CS6ABCR_D ,r0
mov.l CS6ABCR_A, r1
mov.l CS6ABCR_D, r0
mov.l r0, @r1
mov.l CS6BBCR_A ,r1
mov.l CS6BBCR_D ,r0
mov.l CS6BBCR_A, r1
mov.l CS6BBCR_D, r0
mov.l r0, @r1
mov.l CS0WCR_A ,r1
mov.l CS0WCR_D ,r0
mov.l CS0WCR_A, r1
mov.l CS0WCR_D, r0
mov.l r0, @r1
mov.l CS4WCR_A ,r1
mov.l CS4WCR_D ,r0
mov.l CS4WCR_A, r1
mov.l CS4WCR_D, r0
mov.l r0, @r1
mov.l CS5AWCR_A ,r1
mov.l CS5AWCR_D ,r0
mov.l CS5AWCR_A, r1
mov.l CS5AWCR_D, r0
mov.l r0, @r1
mov.l CS5BWCR_A ,r1
mov.l CS5BWCR_D ,r0
mov.l CS5BWCR_A, r1
mov.l CS5BWCR_D, r0
mov.l r0, @r1
mov.l CS6AWCR_A ,r1
mov.l CS6AWCR_D ,r0
mov.l CS6AWCR_A, r1
mov.l CS6AWCR_D, r0
mov.l r0, @r1
mov.l CS6BWCR_A ,r1
mov.l CS6BWCR_D ,r0
mov.l CS6BWCR_A, r1
mov.l CS6BWCR_D, r0
mov.l r0, @r1
mov.l SBSC_SDCR_A, r1

126
board/renesas/r2dplus/lowlevel_init.S
Unescape View File

@ -17,92 +17,92 @@ lowlevel_init:
mov.l CCR_A, r1
mov.l CCR_D_D, r0
mov.l r0,@r1
mov.l r0, @r1
mov.l MMUCR_A,r1
mov.l MMUCR_D,r0
mov.l r0,@r1
mov.l MMUCR_A, r1
mov.l MMUCR_D, r0
mov.l r0, @r1
mov.l BCR1_A,r1
mov.l BCR1_D,r0
mov.l r0,@r1
mov.l BCR1_A, r1
mov.l BCR1_D, r0
mov.l r0, @r1
mov.l BCR2_A,r1
mov.l BCR2_D,r0
mov.w r0,@r1
mov.l BCR2_A, r1
mov.l BCR2_D, r0
mov.w r0, @r1
mov.l BCR3_A,r1
mov.l BCR3_D,r0
mov.w r0,@r1
mov.l BCR3_A, r1
mov.l BCR3_D, r0
mov.w r0, @r1
mov.l BCR4_A,r1
mov.l BCR4_D,r0
mov.l r0,@r1
mov.l BCR4_A, r1
mov.l BCR4_D, r0
mov.l r0, @r1
mov.l WCR1_A,r1
mov.l WCR1_D,r0
mov.l r0,@r1
mov.l WCR1_A, r1
mov.l WCR1_D, r0
mov.l r0, @r1
mov.l WCR2_A,r1
mov.l WCR2_D,r0
mov.l r0,@r1
mov.l WCR2_A, r1
mov.l WCR2_D, r0
mov.l r0, @r1
mov.l WCR3_A,r1
mov.l WCR3_D,r0
mov.l r0,@r1
mov.l WCR3_A, r1
mov.l WCR3_D, r0
mov.l r0, @r1
mov.l PCR_A,r1
mov.l PCR_D,r0
mov.w r0,@r1
mov.l PCR_A, r1
mov.l PCR_D, r0
mov.w r0, @r1
mov.l LED_A,r1
mov #0xff,r0
mov.w r0,@r1
mov.l LED_A, r1
mov #0xff, r0
mov.w r0, @r1
mov.l MCR_A,r1
mov.l MCR_D1,r0
mov.l r0,@r1
mov.l MCR_A, r1
mov.l MCR_D1, r0
mov.l r0, @r1
mov.l RTCNT_A,r1
mov.l RTCNT_D,r0
mov.w r0,@r1
mov.l RTCNT_A, r1
mov.l RTCNT_D, r0
mov.w r0, @r1
mov.l RTCOR_A,r1
mov.l RTCOR_D,r0
mov.w r0,@r1
mov.l RTCOR_A, r1
mov.l RTCOR_D, r0
mov.w r0, @r1
mov.l RFCR_A,r1
mov.l RFCR_D,r0
mov.w r0,@r1
mov.l RFCR_A, r1
mov.l RFCR_D, r0
mov.w r0, @r1
mov.l RTCSR_A,r1
mov.l RTCSR_D,r0
mov.w r0,@r1
mov.l RTCSR_A, r1
mov.l RTCSR_D, r0
mov.w r0, @r1
mov.l SDMR3_A,r1
mov #0x55,r0
mov.b r0,@r1
mov.l SDMR3_A, r1
mov #0x55, r0
mov.b r0, @r1
/* Wait DRAM refresh 30 times */
mov.l RFCR_A,r1
mov #30,r3
mov.l RFCR_A, r1
mov #30, r3
1:
mov.w @r1,r0
extu.w r0,r2
cmp/hi r3,r2
mov.w @r1, r0
extu.w r0, r2
cmp/hi r3, r2
bf 1b
mov.l MCR_A,r1
mov.l MCR_D2,r0
mov.l r0,@r1
mov.l MCR_A, r1
mov.l MCR_D2, r0
mov.l r0, @r1
mov.l SDMR3_A,r1
mov #0,r0
mov.b r0,@r1
mov.l SDMR3_A, r1
mov #0, r0
mov.b r0, @r1
mov.l IRLMASK_A,r1
mov.l IRLMASK_D,r0
mov.l r0,@r1
mov.l IRLMASK_A, r1
mov.l IRLMASK_D, r0
mov.l r0, @r1
mov.l CCR_A, r1
mov.l CCR_D_E, r0

276
board/renesas/r7780mp/lowlevel_init.S
Unescape View File

@ -47,54 +47,54 @@ lowlevel_init:
mov.l r0, @r1
/* pin_multi_setting */
mov.l BBG_PMMR_A,r1
mov.l BBG_PMMR_D_PMSR1,r0
mov.l r0,@r1
mov.l BBG_PMMR_A, r1
mov.l BBG_PMMR_D_PMSR1, r0
mov.l r0, @r1
mov.l BBG_PMSR1_A,r1
mov.l BBG_PMSR1_D,r0
mov.l r0,@r1
mov.l BBG_PMSR1_A, r1
mov.l BBG_PMSR1_D, r0
mov.l r0, @r1
mov.l BBG_PMMR_A,r1
mov.l BBG_PMMR_D_PMSR2,r0
mov.l r0,@r1
mov.l BBG_PMMR_A, r1
mov.l BBG_PMMR_D_PMSR2, r0
mov.l r0, @r1
mov.l BBG_PMSR2_A,r1
mov.l BBG_PMSR2_D,r0
mov.l r0,@r1
mov.l BBG_PMSR2_A, r1
mov.l BBG_PMSR2_D, r0
mov.l r0, @r1
mov.l BBG_PMMR_A,r1
mov.l BBG_PMMR_D_PMSR3,r0
mov.l r0,@r1
mov.l BBG_PMMR_A, r1
mov.l BBG_PMMR_D_PMSR3, r0
mov.l r0, @r1
mov.l BBG_PMSR3_A,r1
mov.l BBG_PMSR3_D,r0
mov.l r0,@r1
mov.l BBG_PMSR3_A, r1
mov.l BBG_PMSR3_D, r0
mov.l r0, @r1
mov.l BBG_PMMR_A,r1
mov.l BBG_PMMR_D_PMSR4,r0
mov.l r0,@r1
mov.l BBG_PMMR_A, r1
mov.l BBG_PMMR_D_PMSR4, r0
mov.l r0, @r1
mov.l BBG_PMSR4_A,r1
mov.l BBG_PMSR4_D,r0
mov.l r0,@r1
mov.l BBG_PMSR4_A, r1
mov.l BBG_PMSR4_D, r0
mov.l r0, @r1
mov.l BBG_PMMR_A,r1
mov.l BBG_PMMR_D_PMSRG,r0
mov.l r0,@r1
mov.l BBG_PMMR_A, r1
mov.l BBG_PMMR_D_PMSRG, r0
mov.l r0, @r1
mov.l BBG_PMSRG_A,r1
mov.l BBG_PMSRG_D,r0
mov.l r0,@r1
mov.l BBG_PMSRG_A, r1
mov.l BBG_PMSRG_D, r0
mov.l r0, @r1
/* cpg_setting */
mov.l FRQCR_A,r1
mov.l FRQCR_D,r0
mov.l r0,@r1
mov.l FRQCR_A, r1
mov.l FRQCR_D, r0
mov.l r0, @r1
mov.l DLLCSR_A,r1
mov.l DLLCSR_D,r0
mov.l r0,@r1
mov.l DLLCSR_A, r1
mov.l DLLCSR_D, r0
mov.l r0, @r1
nop
nop
@ -108,111 +108,111 @@ lowlevel_init:
nop
/* wait 200us */
mov.l REPEAT0_R3,r3
mov #0,r2
mov.l REPEAT0_R3, r3
mov #0, r2
repeat0:
add #1,r2
cmp/hs r3,r2
add #1, r2
cmp/hs r3, r2
bf repeat0
nop
/* bsc_setting */
mov.l MMSELR_A,r1
mov.l MMSELR_D,r0
mov.l r0,@r1
mov.l MMSELR_A, r1
mov.l MMSELR_D, r0
mov.l r0, @r1
mov.l BCR_A,r1
mov.l BCR_D,r0
mov.l r0,@r1
mov.l BCR_A, r1
mov.l BCR_D, r0
mov.l r0, @r1
mov.l CS0BCR_A,r1
mov.l CS0BCR_D,r0
mov.l r0,@r1
mov.l CS0BCR_A, r1
mov.l CS0BCR_D, r0
mov.l r0, @r1
mov.l CS1BCR_A,r1
mov.l CS1BCR_D,r0
mov.l r0,@r1
mov.l CS1BCR_A, r1
mov.l CS1BCR_D, r0
mov.l r0, @r1
mov.l CS2BCR_A,r1
mov.l CS2BCR_D,r0
mov.l r0,@r1
mov.l CS2BCR_A, r1
mov.l CS2BCR_D, r0
mov.l r0, @r1
mov.l CS4BCR_A,r1
mov.l CS4BCR_D,r0
mov.l r0,@r1
mov.l CS4BCR_A, r1
mov.l CS4BCR_D, r0
mov.l r0, @r1
mov.l CS5BCR_A,r1
mov.l CS5BCR_D,r0
mov.l r0,@r1
mov.l CS5BCR_A, r1
mov.l CS5BCR_D, r0
mov.l r0, @r1
mov.l CS6BCR_A,r1
mov.l CS6BCR_D,r0
mov.l r0,@r1
mov.l CS6BCR_A, r1
mov.l CS6BCR_D, r0
mov.l r0, @r1
mov.l CS0WCR_A,r1
mov.l CS0WCR_D,r0
mov.l r0,@r1
mov.l CS0WCR_A, r1
mov.l CS0WCR_D, r0
mov.l r0, @r1
mov.l CS1WCR_A,r1
mov.l CS1WCR_D,r0
mov.l r0,@r1
mov.l CS1WCR_A, r1
mov.l CS1WCR_D, r0
mov.l r0, @r1
mov.l CS2WCR_A,r1
mov.l CS2WCR_D,r0
mov.l r0,@r1
mov.l CS2WCR_A, r1
mov.l CS2WCR_D, r0
mov.l r0, @r1
mov.l CS4WCR_A,r1
mov.l CS4WCR_D,r0
mov.l r0,@r1
mov.l CS4WCR_A, r1
mov.l CS4WCR_D, r0
mov.l r0, @r1
mov.l CS5WCR_A,r1
mov.l CS5WCR_D,r0
mov.l r0,@r1
mov.l CS5WCR_A, r1
mov.l CS5WCR_D, r0
mov.l r0, @r1
mov.l CS6WCR_A,r1
mov.l CS6WCR_D,r0
mov.l r0,@r1
mov.l CS6WCR_A, r1
mov.l CS6WCR_D, r0
mov.l r0, @r1
mov.l CS5PCR_A,r1
mov.l CS5PCR_D,r0
mov.l r0,@r1
mov.l CS5PCR_A, r1
mov.l CS5PCR_D, r0
mov.l r0, @r1
mov.l CS6PCR_A,r1
mov.l CS6PCR_D,r0
mov.l r0,@r1
mov.l CS6PCR_A, r1
mov.l CS6PCR_D, r0
mov.l r0, @r1
/* ddr_setting */
/* wait 200us */
mov.l REPEAT0_R3,r3
mov #0,r2
mov.l REPEAT0_R3, r3
mov #0, r2
repeat1:
add #1,r2
cmp/hs r3,r2
add #1, r2
cmp/hs r3, r2
bf repeat1
nop
mov.l MIM_U_A,r0
mov.l MIM_U_D,r1
mov.l MIM_U_A, r0
mov.l MIM_U_D, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
mov.l MIM_L_A,r0
mov.l MIM_L_D0,r1
mov.l MIM_L_A, r0
mov.l MIM_L_D0, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
mov.l STR_L_A,r0
mov.l STR_L_D,r1
mov.l STR_L_A, r0
mov.l STR_L_D, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
mov.l SDR_L_A,r0
mov.l SDR_L_D,r1
mov.l SDR_L_A, r0
mov.l SDR_L_D, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
@ -220,102 +220,102 @@ repeat1:
nop
nop
mov.l SCR_L_A,r0
mov.l SCR_L_D0,r1
mov.l SCR_L_A, r0
mov.l SCR_L_D0, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
mov.l SCR_L_A,r0
mov.l SCR_L_D1,r1
mov.l SCR_L_A, r0
mov.l SCR_L_D1, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
nop
nop
mov.l EMRS_A,r0
mov.l EMRS_D,r1
mov.l EMRS_A, r0
mov.l EMRS_D, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
nop
nop
mov.l MRS1_A,r0
mov.l MRS1_D,r1
mov.l MRS1_A, r0
mov.l MRS1_D, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
nop
nop
mov.l SCR_L_A,r0
mov.l SCR_L_D2,r1
mov.l SCR_L_A, r0
mov.l SCR_L_D2, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
nop
nop
mov.l SCR_L_A,r0
mov.l SCR_L_D3,r1
mov.l SCR_L_A, r0
mov.l SCR_L_D3, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
nop
nop
mov.l SCR_L_A,r0
mov.l SCR_L_D4,r1
mov.l SCR_L_A, r0
mov.l SCR_L_D4, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
nop
nop
mov.l MRS2_A,r0
mov.l MRS2_D,r1
mov.l MRS2_A, r0
mov.l MRS2_D, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
nop
nop
nop
mov.l SCR_L_A,r0
mov.l SCR_L_D5,r1
mov.l SCR_L_A, r0
mov.l SCR_L_D5, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
/* wait 200us */
mov.l REPEAT0_R1,r3
mov #0,r2
mov.l REPEAT0_R1, r3
mov #0, r2
repeat2:
add #1,r2
cmp/hs r3,r2
add #1, r2
cmp/hs r3, r2
bf repeat2
synco
mov.l MIM_L_A,r0
mov.l MIM_L_D1,r1
mov.l MIM_L_A, r0
mov.l MIM_L_D1, r1
synco
mov.l r1,@r0
mov.l r1, @r0
synco
rts

158
board/renesas/rsk7203/lowlevel_init.S
Unescape View File

@ -29,152 +29,152 @@
lowlevel_init:
/* Cache setting */
mov.l CCR1_A ,r1
mov.l CCR1_D ,r0
mov.l r0,@r1
mov.l CCR1_A, r1
mov.l CCR1_D, r0
mov.l r0, @r1
/* ConfigurePortPins */
mov.l PECRL3_A, r1
mov.l PECRL3_D, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PCCRL4_A, r1
mov.l PCCRL4_D0, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PECRL4_A, r1
mov.l PECRL4_D0, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PEIORL_A, r1
mov.l PEIORL_D0, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PCIORL_A, r1
mov.l PCIORL_D, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PFCRH2_A, r1
mov.l PFCRH2_D, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PFCRH3_A, r1
mov.l PFCRH3_D, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PFCRH1_A, r1
mov.l PFCRH1_D, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PFIORH_A, r1
mov.l PFIORH_D, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PECRL1_A, r1
mov.l PECRL1_D0, r0
mov.w r0,@r1
mov.w r0, @r1
mov.l PEIORL_A, r1
mov.l PEIORL_D1, r0
mov.w r0,@r1
mov.w r0, @r1
/* Configure Operating Frequency */
mov.l WTCSR_A ,r1
mov.l WTCSR_D0 ,r0
mov.w r0,@r1
mov.l WTCSR_A, r1
mov.l WTCSR_D0, r0
mov.w r0, @r1
mov.l WTCSR_A ,r1
mov.l WTCSR_D1 ,r0
mov.w r0,@r1
mov.l WTCSR_A, r1
mov.l WTCSR_D1, r0
mov.w r0, @r1
mov.l WTCNT_A ,r1
mov.l WTCNT_D ,r0
mov.w r0,@r1
mov.l WTCNT_A, r1
mov.l WTCNT_D, r0
mov.w r0, @r1
/* Set clock mode*/
mov.l FRQCR_A,r1
mov.l FRQCR_D,r0
mov.w r0,@r1
mov.l FRQCR_A, r1
mov.l FRQCR_D, r0
mov.w r0, @r1
/* Configure Bus And Memory */
init_bsc_cs0:
mov.l PCCRL4_A,r1
mov.l PCCRL4_D1,r0
mov.w r0,@r1
mov.l PCCRL4_A, r1
mov.l PCCRL4_D1, r0
mov.w r0, @r1
mov.l PECRL1_A,r1
mov.l PECRL1_D1,r0
mov.w r0,@r1
mov.l PECRL1_A, r1
mov.l PECRL1_D1, r0
mov.w r0, @r1
mov.l CMNCR_A,r1
mov.l CMNCR_D,r0
mov.l r0,@r1
mov.l CMNCR_A, r1
mov.l CMNCR_D, r0
mov.l r0, @r1
mov.l SC0BCR_A,r1
mov.l SC0BCR_D,r0
mov.l r0,@r1
mov.l SC0BCR_A, r1
mov.l SC0BCR_D, r0
mov.l r0, @r1
mov.l CS0WCR_A,r1
mov.l CS0WCR_D,r0
mov.l r0,@r1
mov.l CS0WCR_A, r1
mov.l CS0WCR_D, r0
mov.l r0, @r1
init_bsc_cs1:
mov.l PECRL4_A,r1
mov.l PECRL4_D1,r0
mov.w r0,@r1
mov.l PECRL4_A, r1
mov.l PECRL4_D1, r0
mov.w r0, @r1
mov.l CS1WCR_A,r1
mov.l CS1WCR_D,r0
mov.l r0,@r1
mov.l CS1WCR_A, r1
mov.l CS1WCR_D, r0
mov.l r0, @r1
init_sdram:
mov.l PCCRL2_A,r1
mov.l PCCRL2_D,r0
mov.w r0,@r1
mov.l PCCRL2_A, r1
mov.l PCCRL2_D, r0
mov.w r0, @r1
mov.l PCCRL4_A,r1
mov.l PCCRL4_D2,r0
mov.w r0,@r1
mov.l PCCRL4_A, r1
mov.l PCCRL4_D2, r0
mov.w r0, @r1
mov.l PCCRL1_A,r1
mov.l PCCRL1_D,r0
mov.w r0,@r1
mov.l PCCRL1_A, r1
mov.l PCCRL1_D, r0
mov.w r0, @r1
mov.l PCCRL3_A,r1
mov.l PCCRL3_D,r0
mov.w r0,@r1
mov.l PCCRL3_A, r1
mov.l PCCRL3_D, r0
mov.w r0, @r1
mov.l CS3BCR_A,r1
mov.l CS3BCR_D,r0
mov.l r0,@r1
mov.l CS3BCR_A, r1
mov.l CS3BCR_D, r0
mov.l r0, @r1
mov.l CS3WCR_A,r1
mov.l CS3WCR_D,r0
mov.l r0,@r1
mov.l CS3WCR_A, r1
mov.l CS3WCR_D, r0
mov.l r0, @r1
mov.l SDCR_A,r1
mov.l SDCR_D,r0
mov.l r0,@r1
mov.l SDCR_A, r1
mov.l SDCR_D, r0
mov.l r0, @r1
mov.l RTCOR_A,r1
mov.l RTCOR_D,r0
mov.l r0,@r1
mov.l RTCOR_A, r1
mov.l RTCOR_D, r0
mov.l r0, @r1
mov.l RTCSR_A,r1
mov.l RTCSR_D,r0
mov.l r0,@r1
mov.l RTCSR_A, r1
mov.l RTCSR_D, r0
mov.l r0, @r1
/* wait 200us */
mov.l REPEAT_D,r3
mov #0,r2
mov.l REPEAT_D, r3
mov #0, r2
repeat0:
add #1,r2
cmp/hs r3,r2
add #1, r2
cmp/hs r3, r2
bf repeat0
nop
mov.l SDRAM_MODE, r1
mov #0,r0
mov #0, r0
mov.l r0, @r1
nop

134
board/renesas/sh7763rdp/lowlevel_init.S
Unescape View File

@ -61,100 +61,100 @@ lowlevel_init:
mov.l MSTPCR1_D, r0
mov.l r0, @r1
mov.l RAMCR_A,r1
mov.l RAMCR_D,r0
mov.l RAMCR_A, r1
mov.l RAMCR_D, r0
mov.l r0, @r1
mov.l MMSELR_A,r1
mov.l MMSELR_D,r0
mov.l MMSELR_A, r1
mov.l MMSELR_D, r0
synco
mov.l r0, @r1
mov.l @r1,r2 /* execute two reads after setting MMSELR*/
mov.l @r1,r2
mov.l @r1, r2 /* execute two reads after setting MMSELR*/
mov.l @r1, r2
synco
/* issue memory read */
mov.l DDRSD_START_A,r1 /* memory address to read*/
mov.l @r1,r0
mov.l DDRSD_START_A, r1 /* memory address to read*/
mov.l @r1, r0
synco
mov.l MIM8_A,r1
mov.l MIM8_D,r0
mov.l r0,@r1
mov.l MIM8_A, r1
mov.l MIM8_D, r0
mov.l r0, @r1
mov.l MIMC_A,r1
mov.l MIMC_D1,r0
mov.l r0,@r1
mov.l MIMC_A, r1
mov.l MIMC_D1, r0
mov.l r0, @r1
mov.l STRC_A,r1
mov.l STRC_D,r0
mov.l r0,@r1
mov.l STRC_A, r1
mov.l STRC_D, r0
mov.l r0, @r1
mov.l SDR4_A,r1
mov.l SDR4_D,r0
mov.l r0,@r1
mov.l SDR4_A, r1
mov.l SDR4_D, r0
mov.l r0, @r1
mov.l MIMC_A,r1
mov.l MIMC_D2,r0
mov.l r0,@r1
mov.l MIMC_A, r1
mov.l MIMC_D2, r0
mov.l r0, @r1
nop
nop
nop
mov.l SCR4_A,r1
mov.l SCR4_D3,r0
mov.l r0,@r1
mov.l SCR4_A, r1
mov.l SCR4_D3, r0
mov.l r0, @r1
mov.l SCR4_A,r1
mov.l SCR4_D2,r0
mov.l r0,@r1
mov.l SCR4_A, r1
mov.l SCR4_D2, r0
mov.l r0, @r1
mov.l SDMR02000_A,r1
mov.l SDMR02000_D,r0
mov.l r0,@r1
mov.l SDMR02000_A, r1
mov.l SDMR02000_D, r0
mov.l r0, @r1
mov.l SDMR00B08_A,r1
mov.l SDMR00B08_D,r0
mov.l r0,@r1
mov.l SDMR00B08_A, r1
mov.l SDMR00B08_D, r0
mov.l r0, @r1
mov.l SCR4_A,r1
mov.l SCR4_D2,r0
mov.l r0,@r1
mov.l SCR4_A, r1
mov.l SCR4_D2, r0
mov.l r0, @r1
mov.l SCR4_A,r1
mov.l SCR4_D4,r0
mov.l r0,@r1
mov.l SCR4_A, r1
mov.l SCR4_D4, r0
mov.l r0, @r1
nop
nop
nop
nop
mov.l SCR4_A,r1
mov.l SCR4_D4,r0
mov.l r0,@r1
mov.l SCR4_A, r1
mov.l SCR4_D4, r0
mov.l r0, @r1
nop
nop
nop
nop
mov.l SDMR00308_A,r1
mov.l SDMR00308_D,r0
mov.l r0,@r1
mov.l SDMR00308_A, r1
mov.l SDMR00308_D, r0
mov.l r0, @r1
mov.l MIMC_A,r1
mov.l MIMC_D3,r0
mov.l r0,@r1
mov.l MIMC_A, r1
mov.l MIMC_D3, r0
mov.l r0, @r1
mov.l SCR4_A,r1
mov.l SCR4_D1,r0
mov.l DELAY60_D,r3
mov.l SCR4_A, r1
mov.l SCR4_D1, r0
mov.l DELAY60_D, r3
delay_loop_60:
mov.l r0,@r1
mov.l r0, @r1
dt r3
bf delay_loop_60
nop
@ -172,9 +172,9 @@ bsc_init:
mov.l CS0BCR_D, r0
mov.l r0, @r1
mov.l CS1BCR_A,r1
mov.l CS1BCR_D,r0
mov.l r0,@r1
mov.l CS1BCR_A, r1
mov.l CS1BCR_D, r0
mov.l r0, @r1
mov.l CS2BCR_A, r1
mov.l CS2BCR_D, r0
@ -224,24 +224,24 @@ bsc_init:
mov.l CS6PCR_D, r0
mov.l r0, @r1
mov.l DELAY200_D,r3
mov.l DELAY200_D, r3
delay_loop_200:
dt r3
bf delay_loop_200
nop
mov.l PSEL0_A,r1
mov.l PSEL0_D,r0
mov.w r0,@r1
mov.l PSEL0_A, r1
mov.l PSEL0_D, r0
mov.w r0, @r1
mov.l PSEL1_A,r1
mov.l PSEL1_D,r0
mov.w r0,@r1
mov.l PSEL1_A, r1
mov.l PSEL1_D, r0
mov.w r0, @r1
mov.l ICR0_A,r1
mov.l ICR0_D,r0
mov.l r0,@r1
mov.l ICR0_A, r1
mov.l ICR0_D, r0
mov.l r0, @r1
stc sr, r0 /* BL bit off(init=ON) */
mov.l SR_MASK_D, r1

Write Preview
Loading…
Cancel
Save