Signed-off-by: Hou Zhiqiang <B48286@freescale.com> Signed-off-by: Shaohui Xie <Shaohui.Xie@freescale.com> Signed-off-by: Mingkai Hu <Mingkai.Hu@freescale.com> Signed-off-by: Gong Qianyu <Qianyu.Gong@freescale.com> Reviewed-by: York Sun <yorksun@freescale.com>master
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* Copyright 2015 Freescale Semiconductor, Inc. |
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* |
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* SPDX-License-Identifier: GPL-2.0+ |
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*/ |
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#include <common.h> |
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#include <asm/io.h> |
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#include <netdev.h> |
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#include <fm_eth.h> |
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#include <fsl_dtsec.h> |
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#include <fsl_mdio.h> |
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#include <malloc.h> |
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#include "../common/fman.h" |
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int board_eth_init(bd_t *bis) |
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{ |
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#ifdef CONFIG_FMAN_ENET |
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int i; |
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struct memac_mdio_info dtsec_mdio_info; |
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struct memac_mdio_info tgec_mdio_info; |
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struct mii_dev *dev; |
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u32 srds_s1; |
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struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR); |
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srds_s1 = in_be32(&gur->rcwsr[4]) & |
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|
FSL_CHASSIS2_RCWSR4_SRDS1_PRTCL_MASK; |
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srds_s1 >>= FSL_CHASSIS2_RCWSR4_SRDS1_PRTCL_SHIFT; |
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dtsec_mdio_info.regs = |
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(struct memac_mdio_controller *)CONFIG_SYS_FM1_DTSEC_MDIO_ADDR; |
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dtsec_mdio_info.name = DEFAULT_FM_MDIO_NAME; |
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/* Register the 1G MDIO bus */ |
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fm_memac_mdio_init(bis, &dtsec_mdio_info); |
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|
tgec_mdio_info.regs = |
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|
(struct memac_mdio_controller *)CONFIG_SYS_FM1_TGEC_MDIO_ADDR; |
||||||
|
tgec_mdio_info.name = DEFAULT_FM_TGEC_MDIO_NAME; |
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/* Register the 10G MDIO bus */ |
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fm_memac_mdio_init(bis, &tgec_mdio_info); |
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/* Set the two on-board RGMII PHY address */ |
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fm_info_set_phy_address(FM1_DTSEC3, RGMII_PHY1_ADDR); |
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|
fm_info_set_phy_address(FM1_DTSEC4, RGMII_PHY2_ADDR); |
||||||
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/* QSGMII on lane B, MAC 1/2/5/6 */ |
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|
fm_info_set_phy_address(FM1_DTSEC1, QSGMII_PORT1_PHY_ADDR); |
||||||
|
fm_info_set_phy_address(FM1_DTSEC2, QSGMII_PORT2_PHY_ADDR); |
||||||
|
fm_info_set_phy_address(FM1_DTSEC5, QSGMII_PORT3_PHY_ADDR); |
||||||
|
fm_info_set_phy_address(FM1_DTSEC6, QSGMII_PORT4_PHY_ADDR); |
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switch (srds_s1) { |
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case 0x1455: |
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break; |
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default: |
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printf("Invalid SerDes protocol 0x%x for LS1043ARDB\n", |
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srds_s1); |
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|
break; |
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} |
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dev = miiphy_get_dev_by_name(DEFAULT_FM_MDIO_NAME); |
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for (i = FM1_DTSEC1; i < FM1_DTSEC1 + CONFIG_SYS_NUM_FM1_DTSEC; i++) |
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fm_info_set_mdio(i, dev); |
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/* XFI on lane A, MAC 9 */ |
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fm_info_set_phy_address(FM1_10GEC1, FM1_10GEC1_PHY_ADDR); |
||||||
|
dev = miiphy_get_dev_by_name(DEFAULT_FM_TGEC_MDIO_NAME); |
||||||
|
fm_info_set_mdio(FM1_10GEC1, dev); |
||||||
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|
cpu_eth_init(bis); |
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#endif |
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return pci_eth_init(bis); |
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|
} |
@ -0,0 +1,119 @@ |
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/*
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|
* Copyright 2015 Freescale Semiconductor, Inc. |
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* |
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|
* SPDX-License-Identifier: GPL-2.0+ |
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*/ |
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|
#include <common.h> |
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|
#include <phy.h> |
||||||
|
#include <fm_eth.h> |
||||||
|
#include <asm/io.h> |
||||||
|
#include <asm/arch/fsl_serdes.h> |
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|
#define FSL_CHASSIS2_RCWSR13_EC1 0xe0000000 /* bits 416..418 */ |
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|
#define FSL_CHASSIS2_RCWSR13_EC1_DTSEC3_RGMII 0x00000000 |
||||||
|
#define FSL_CHASSIS2_RCWSR13_EC1_GPIO 0x20000000 |
||||||
|
#define FSL_CHASSIS2_RCWSR13_EC1_FTM 0xa0000000 |
||||||
|
#define FSL_CHASSIS2_RCWSR13_EC2 0x1c000000 /* bits 419..421 */ |
||||||
|
#define FSL_CHASSIS2_RCWSR13_EC2_DTSEC4_RGMII 0x00000000 |
||||||
|
#define FSL_CHASSIS2_RCWSR13_EC2_GPIO 0x04000000 |
||||||
|
#define FSL_CHASSIS2_RCWSR13_EC2_1588 0x08000000 |
||||||
|
#define FSL_CHASSIS2_RCWSR13_EC2_FTM 0x14000000 |
||||||
|
|
||||||
|
u32 port_to_devdisr[] = { |
||||||
|
[FM1_DTSEC1] = FSL_CHASSIS2_DEVDISR2_DTSEC1_1, |
||||||
|
[FM1_DTSEC2] = FSL_CHASSIS2_DEVDISR2_DTSEC1_2, |
||||||
|
[FM1_DTSEC3] = FSL_CHASSIS2_DEVDISR2_DTSEC1_3, |
||||||
|
[FM1_DTSEC4] = FSL_CHASSIS2_DEVDISR2_DTSEC1_4, |
||||||
|
[FM1_DTSEC5] = FSL_CHASSIS2_DEVDISR2_DTSEC1_5, |
||||||
|
[FM1_DTSEC6] = FSL_CHASSIS2_DEVDISR2_DTSEC1_6, |
||||||
|
[FM1_DTSEC9] = FSL_CHASSIS2_DEVDISR2_DTSEC1_9, |
||||||
|
[FM1_DTSEC10] = FSL_CHASSIS2_DEVDISR2_DTSEC1_10, |
||||||
|
[FM1_10GEC1] = FSL_CHASSIS2_DEVDISR2_10GEC1_1, |
||||||
|
[FM1_10GEC2] = FSL_CHASSIS2_DEVDISR2_10GEC1_2, |
||||||
|
[FM1_10GEC3] = FSL_CHASSIS2_DEVDISR2_10GEC1_3, |
||||||
|
[FM1_10GEC4] = FSL_CHASSIS2_DEVDISR2_10GEC1_4, |
||||||
|
}; |
||||||
|
|
||||||
|
static int is_device_disabled(enum fm_port port) |
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|
{ |
||||||
|
struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR); |
||||||
|
u32 devdisr2 = in_be32(&gur->devdisr2); |
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|
|
||||||
|
return port_to_devdisr[port] & devdisr2; |
||||||
|
} |
||||||
|
|
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|
void fman_disable_port(enum fm_port port) |
||||||
|
{ |
||||||
|
struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR); |
||||||
|
|
||||||
|
setbits_be32(&gur->devdisr2, port_to_devdisr[port]); |
||||||
|
} |
||||||
|
|
||||||
|
phy_interface_t fman_port_enet_if(enum fm_port port) |
||||||
|
{ |
||||||
|
struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR); |
||||||
|
u32 rcwsr13 = in_be32(&gur->rcwsr[13]); |
||||||
|
|
||||||
|
if (is_device_disabled(port)) { |
||||||
|
printf("%s:%d: port(%d) is disabled\n", __func__, |
||||||
|
__LINE__, port); |
||||||
|
return PHY_INTERFACE_MODE_NONE; |
||||||
|
} |
||||||
|
|
||||||
|
if ((port == FM1_10GEC1) && (is_serdes_configured(XFI_FM1_MAC9))) |
||||||
|
return PHY_INTERFACE_MODE_XGMII; |
||||||
|
|
||||||
|
if ((port == FM1_DTSEC9) && (is_serdes_configured(XFI_FM1_MAC9))) |
||||||
|
return PHY_INTERFACE_MODE_NONE; |
||||||
|
|
||||||
|
if (port == FM1_DTSEC3) |
||||||
|
if ((rcwsr13 & FSL_CHASSIS2_RCWSR13_EC1) == |
||||||
|
FSL_CHASSIS2_RCWSR13_EC1_DTSEC3_RGMII) { |
||||||
|
printf("%s:%d: port(FM1_DTSEC3) is OK\n", |
||||||
|
__func__, __LINE__); |
||||||
|
return PHY_INTERFACE_MODE_RGMII; |
||||||
|
} |
||||||
|
if (port == FM1_DTSEC4) |
||||||
|
if ((rcwsr13 & FSL_CHASSIS2_RCWSR13_EC2) == |
||||||
|
FSL_CHASSIS2_RCWSR13_EC2_DTSEC4_RGMII) { |
||||||
|
printf("%s:%d: port(FM1_DTSEC4) is OK\n", |
||||||
|
__func__, __LINE__); |
||||||
|
return PHY_INTERFACE_MODE_RGMII; |
||||||
|
} |
||||||
|
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|
/* handle SGMII */ |
||||||
|
switch (port) { |
||||||
|
case FM1_DTSEC1: |
||||||
|
case FM1_DTSEC2: |
||||||
|
if ((port == FM1_DTSEC2) && |
||||||
|
is_serdes_configured(SGMII_2500_FM1_DTSEC2)) |
||||||
|
return PHY_INTERFACE_MODE_SGMII_2500; |
||||||
|
case FM1_DTSEC5: |
||||||
|
case FM1_DTSEC6: |
||||||
|
case FM1_DTSEC9: |
||||||
|
if (is_serdes_configured(SGMII_FM1_DTSEC1 + port - FM1_DTSEC1)) |
||||||
|
return PHY_INTERFACE_MODE_SGMII; |
||||||
|
else if ((port == FM1_DTSEC9) && |
||||||
|
is_serdes_configured(SGMII_2500_FM1_DTSEC9)) |
||||||
|
return PHY_INTERFACE_MODE_SGMII_2500; |
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|
break; |
||||||
|
default: |
||||||
|
break; |
||||||
|
} |
||||||
|
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|
/* handle QSGMII */ |
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|
switch (port) { |
||||||
|
case FM1_DTSEC1: |
||||||
|
case FM1_DTSEC2: |
||||||
|
case FM1_DTSEC5: |
||||||
|
case FM1_DTSEC6: |
||||||
|
/* only MAC 1,2,5,6 available for QSGMII */ |
||||||
|
if (is_serdes_configured(QSGMII_FM1_A)) |
||||||
|
return PHY_INTERFACE_MODE_QSGMII; |
||||||
|
break; |
||||||
|
default: |
||||||
|
break; |
||||||
|
} |
||||||
|
|
||||||
|
return PHY_INTERFACE_MODE_NONE; |
||||||
|
} |
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